如果设计周期强制要求在获取综合网表前定义 I/O 配置，请务必谨慎处理以确保符合所有相关规则。Vivado 工具包含“Pin Planning Project”（管脚分配工程）环境，支持您使用 CSV 或 XDC 格式文件导入 I/O 定义。您还可仅使用定义的端口方向来创建伪 RTL。提供端口方向可提高 SSN 分析准确性，因为输入信号和输出信号对 SSN 的影响不尽相同。
还可以交互式创建和配置 I/O 端口。基本 I/O bank DRC 规则已提供。
请参阅 7 系列 FPGA PCB 设计指南(UG483)、 UltraScale 架构 PCB 设计用户指南(UG583) 或 Zynq 7000 SoC PCB 设计指南(UG933)，以确保器件的 I/O 配置正确。欲知详情，请访问此链接以参阅 Vivado Design Suite 用户指南：I/O 管脚分配和时钟规划(UG899) 中的相应内容。