主超级逻辑区域 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

每个 SSI 技术器件都有 1 个主 SLR。主 SLR 包含主配置逻辑,可初始化器件及其他所有 SLR 元件的配置。主 SLR 包含用于配置的电路、DNA_PORT 和 EFUSE_USER。使用这些组件时,布局布线工具可为合适的 SLR 分配相关管脚和逻辑。总之,无需额外干预。

提示: 要查询 Vivado Design Suite 中哪个 SLR 是主 SLR,可输入 get_slrs -filter IS_MASTER Tcl 命令。