传输限制 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文
提示: 要实现跨 SLR 高速传输,请务必寄存跨 SLR 边界的信号。

SLL 信号是 SLR 组件之间的唯一数据连接。

下列信号不在 SLR 组件间传输:

  • 进位链
  • DSP 级联
  • 块 RAM 和 UltraRAM 级联
  • 其他专用连接,如 DCI 级联

工具通常会考量上述传输限制。为确保设计布线正确,并且符合您的设计目标,在以下情况下,您同样必须将此限制纳入考量范围:

  • 构建 1 个超长 DSP、块 RAM 或 UltraRAM 级联,并手动将此逻辑布局在 SLR 边界附近
  • 指定设计的管脚分配 (pinout)