大多数情况下，低扇出时钟是连接到少于 5000 个时钟管脚的时钟信号线，这些时钟管脚布局在不超过 3 个水平相邻的时钟区域内。时钟布线、时钟根和时钟分布全部包含在局部区域内。
在某些情况下，布局器无法识别出本应可识别的低扇出时钟。这可能是由于设计大小、器件大小或物理 XDC 约束（如，LOC 约束或 Pblock）所导致的，这些因素可能导致布局器无法将负载布局到局部区域内。要解决此问题，您可能需要手动创建 Pblock 或修改现有物理约束以指导该工具完成操作。
由 BUFG_GT 驱动的时钟即为低扇出时钟的示例。Vivado 布局器会自动识别这些时钟信号线，并包含与 GT 接口相邻的时钟区域的负载。下图显示了包含在 2 个时钟区域内的低扇出时钟，其中 BUFG_GT 驱动以红色显示。
提示： 您可使用 CLOCK_LOW_FANOUT XDC 约束将低扇出时钟包含在单个时钟区域内。
图 1. 2 个时钟区域包含的低扇出时钟
