使用 RTL 创建设计 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

完成器件 I/O 管脚分配、PCB 布局规划并决定 AMD Vivado™ Design Suite 的使用模型后,即可开始创建设计。设计创建包括:

  • 规划设计的层级
  • 识别要在设计中使用和定制的 IP 核
  • 对于没有合适的 IP 可用的互连逻辑和功能,请创建定制 RTL
  • 创建时序约束、功耗约束和物理约束
  • 指定综合与实现阶段所使用的其他约束、属性及其他元件

创建设计时,主要的考虑要素包括:

  • 实现所需的功能
  • 按期望的频率运行
  • 按期望的可靠程度运行
  • 符合硅片资源和功耗预算要求

在此阶段做出的决策将影响最终产品。在这一阶段的错误决策会导致后续阶段问题层出不穷,进而造成整个设计周期中不断返工。在此过程中尽早花时间详细规划设计有助于达成设计目标并最大限度缩短实验室中的调试时间。

注释: 如需了解有关 I/O 管脚分配进程、在 RTL 前的设计中由 PCB 设计师执行端口对齐以及使用时钟资源的更多信息,请参阅 Vivado Design Suite 用户指南:I/O 管脚分配和时钟规划(UG899)