使用时钟内部时序路径 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

具有由相同时钟缓冲器驱动的相同源时钟和目标时钟的时序路径通常偏差极低。原因在于公共节点位于专用时钟网络上并靠近叶时钟管脚,如下图所示。

图 1. 具有公共节点(位于绿色信号线上)的典型同步时钟拓扑

分析时序报告中的时钟路径时,不单独提供公共节点前后的延迟,因为公共节点仅存在于设计的物理设计库中,而不存在于逻辑视图中。因此,开启Routing Resources(布线资源)时,您可在 Vivado IDE 的Device(器件)窗口中看到公共节点,而无法在Schematic(板级原理图)窗口中看到此节点。时序报告仅提供偏差计算汇总,其中包括源时钟延迟、目标时钟延迟以及从时钟消极因素移除 (CPR) 直至公共节点的信用值。