使用生成时钟 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

对于输出源同步接口,设计会生成 1 个内部时钟的副本并将其随同数据转发给开发板。如需控制并报告转发时钟与数据之间的相位关系(偏差),即可使用此时钟作为输出数据延迟约束的参考时钟。转发时钟同样能用于系统同步接口的输入与输出延迟约束。