使用设计分析报告 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

当难以实现时序收敛时或者在尝试提升应用的总体性能时,必须在运行综合后以及执行实现流程的任一步骤后审查设计的主要特性。QoR 分析通常要求您同时查看多个全局和局部特性,以确定设计和约束中哪些部分处于次优状态,或者哪些逻辑结构不适合目标器件架构和实现工具。report_design_analysis 命令可用于收集逻辑、时序和物理特性,并合并展示在多个表中以便简化 QoR 根源分析。

注释: report_design_analysis 不会提供时序约束的完整性和正确性方面的报告。
提示:Vivado IDE 中运行“设计分析”报告可改进可视性、自动筛选和简化交叉探测。

以下部分仅介绍时序路径特性分析。“设计分析”报告还可提供有关拥塞和设计复杂性的实用信息。