全局时钟缓冲器连接和布线轨道 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

每个时钟区域中的全部 24 个 BUFGCE 缓冲器各自都只能驱动特定的时钟布线轨道。然而,BUFGCTRL 和 BUFGCE_DIV 输出可以通过 MUX 结构使用 24 条轨道中的任何一条。每个 BUFGCE_DIV 与特定的 BUFGCE 站点 (site) 共享输入连接,每个 BUFGCTRL 与 2 个特定的 BUFGCE 站点 (site) 共享输入连接。因此,当时钟区域中使用 BUFGCE_DIV 或 BUFGCTRL 缓冲器时,BUFGCE 缓冲器的使用会受到限制。下图显示了时钟区域中底部的 6 个 BUFGCE,这 6 个 BUFGCE 在时钟区域内复制 4 次。

注释: 针对器件中每个特定轨道 ID 都会分配 1 个全局时钟信号线,以供时钟所使用的所有垂直布线、水平布线和分布资源使用。除非时钟穿过另一个时钟缓冲器,否则无法更改轨道 ID。
图 1. BUFGCE、BUFGCE_DIV 和 BUFGCTRL 共享输入和输出多路复用