创建块级约束 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

开发多团队工程时,为方便起见,可为顶层设计的每个主要块创建独立的约束文件。通常每个主要块都会先独立开发并确认,最后再整合到 1 个或多个顶层设计中。

块级约束必须独立于顶层约束单独开发,并且必须尽可能采用通用设计以便应用于各种环境中。此外,这些约束不得影响块边界外的任何逻辑。

当实现子块时,最好在时序分析中包含全时钟网络,以确保偏差和时钟域交汇分析的准确性。这可能需要 1 个包含时钟组件的 HDL 封装文件和另一个约束文件以便复制顶层时钟约束。它仅用于子模块的时序确认。

如需了解有关约束范围以及将块级约束加载到顶层设计中的规则、准则和机制的更多信息,请访问此链接以参阅 Vivado Design Suite 用户指南:使用约束(UG903) 中的相应内容。