利用块级综合策略来改进网表 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

虽然大部分设计使用默认 Vivado 综合设置即可满足时序要求,但更复杂的设计通常需要为不同层级混用综合策略才能达成时序收敛。

例如,某 1 个模块可能需要使用 MUXF* 资源来实现 1 个时序关键函数,但设计其余部分通过实现 LUT 中的逻辑而不是 MUXF* 则可能更有利于减少拥塞。在此情况下,请为时序关键模块设置 PERFORMANCE_OPTIMIZED 策略,并使用 Flow_AlternateRoutability 策略来对设计其余部分进行综合以便减少拥塞。