在异步时钟之间添加时序例外 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

如果时序路径中所含源时钟和目标时钟源自不同基准时钟,或者没有公共节点、公共相位或公共周期,那么这些时序路径必须作为异步时钟来处理。在此情况下,偏差可能极其大,导致无法实现时序收敛。

您必须复查异步时钟之间的所有时序路径以确保:

  • 异步时钟域交汇电路 (report_cdc) 正确
  • 忽略时序分析的时序例外定义(set_clock_groupsset_false_path)或者忽略偏差的时序例外定义 (set_max_delay -datapath_only)

您可使用“Clock Interaction Report”(时钟交互报告)(report_clock_interaction) 来帮助识别异步时钟和缺少正确的时序例外的时钟。

图 1. 具有正确 CDC 电路且不含公共节点的异步 CDC 路径