UltraFast 设计方法强调对设计预算（例如，面积、功耗、时延和时序）进行监控以及尽早采取如下措施更正设计的重要性：
- 利用 AMD 模板创建最佳 RTL 结构，并在执行细化后进行综合前采用方法 DRC 来确认 RTL。
由于 Vivado 工具从始至终使用时序驱动的算法，设计必须从设计流程开始就加以正确约束。
- 在综合后开展时序分析。
要指定正确的时序，您必须分析设计中每个主时钟与相关的生成时钟之间的关系。在 Vivado 工具中，每次时钟交互都必须满足时序要求，除非显式声明为异步时钟交互或伪路径 (false path)。
- 在继续执行下一个设计阶段前采用正确的约束满足时序要求。
您可遵循如下建议并使用 Vivado Design Suite 的交互式分析环境来加速总体时序与实现收敛。
提示： 您还可通过结合上述方法以及本指南中的 HDL 设计指南进一步加速收敛过程。
下图展示了这一推荐的设计方法。
图 1. 实现快速收敛的 RTL 设计方法
如能够通过正时序裕度 (positive margin) 或相对较小的负时序裕度 (negative timing margin) 满足设计目标，那么综合即可视为完成。例如，如果综合后未能满足时序要求，那么布局布线结果也不太可能满足时序要求。然而，即便时序得不到满足，您仍然可以继续开展流程其余部分。如果实现工具能为失效的路径分配最佳资源，则可能能够收敛时序。此外，继续执行此流程可以更准确理解负时序裕量的量级，这有助于您确定综合后最差负时序裕量 (WNS) 所需的提升程度。改进 HDL 和约束后返回综合阶段时即可利用此信息。