在设计周期中，建议在综合设计之后分配 I/O 和时钟逻辑约束。时钟逻辑路径是在网表中为进行约束分配而建立的。I/O 和时钟逻辑 DRC 同样更加全面。
请参阅
7 系列 FPGA PCB 设计指南(UG483)、
UltraScale 架构 PCB 设计用户指南(UG583) 或
Zynq 7000 SoC PCB 设计指南(UG933)，以确保器件的 I/O 配置正确。欲知详情，请访问此链接以参阅
Vivado Design Suite 用户指南：I/O 管脚分配和时钟规划(UG899) 中的相应内容。