处理高层次逻辑 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

识别长逻辑路径有助于诊断较难解决的 QoR 挑战。经过评估的综合后信号线延迟接近于最佳布局。要评估存在高层次逻辑延迟的路径是否满足时序要求,可生成无信号线延迟的时序报告。如果路径仍无法满足无信号线延迟的时序要求,那么在这些路径上就无法实现时序收敛。