复查逻辑层次分布 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

report_design_analysis 还可为最差的 1000 条路径(默认情况下)生成“Logic Level Distribution”(逻辑层次分布)表,以供您用于识别设计中存在的长路径。通常最长的路径首先由布局器加以最优化以满足时序要求,这可能导致较短的路径的布局质量劣化。您必须不断尝试消除较长的路径,以提高整体时序约束 QoR。因此,AMD 建议在布局之前检查最长路径。

下图显示了如下设计的“逻辑层次分布”示例,在此设计中,最差的 5000 条路径包含具有 17 个逻辑层次的困难路径,而时钟周期为 7.5 ns。运行以下命令,以获取此报告:
report_design_analysis -logic_level_distribution -logic_level_dist_paths 5000 -name design_analysis_prePlace
图 1. 设计分析报告之布局前时序路径特性

对于高于 10 的逻辑层次,可使用 -min_level-max_level 选项来提供所识别的最低和最高层次之间的路径的相关分布详情。例如:

report_design_analysis -logic_level_distribution -min_level 16 -max_level 20 
-logic_level_dist_paths 5000 -name design_analysis_1

运行以下命令,以生成最长路径的时序报告:

report_timing -name longPaths -of_objects [get_timing_paths -setup -to [get_clocks 
cpuClk_5] -max_paths 5000 -filter {LOGIC_LEVELS>=16 && LOGIC_LEVELS<=20}]

根据结果,可通过更改 RTL 或使用不同综合选项来改进网表,或者也可以修改时序约束和物理约束。