使用 AMD 存储器 IP 时，需要执行额外的 I/O 管脚分配步骤。自定义 IP 后，即可将顶层 IP 端口分配到 Vivado IDE 中经过细化或综合的设计中的物理封装管脚。与每个存储器 IP 关联的所有端口组合在一起连接到同一个 I/O 端口接口，以便于识别和分配。提供的存储体/字节规划器 (Memory Bank/Byte Planner) 可帮助您将存储器 I/O 管脚组分配到物理器件管脚上的字节通道中。欲知详情，请访问此链接以参阅 Vivado Design Suite 用户指南：I/O 管脚分配和时钟规划(UG899) 中的相应内容。
分配存储器接口时请谨慎处理，尽可能尝试限制拥塞，对于具有中央 I/O 列的器件尤其如此。密集排布存储器接口可能在器件中造成布线瓶颈。 Zynq 7000 SoC 和 7 系列器件的存储器接口解决方案(UG586) 和 UltraScale 架构 FPGA 存储器 IP LogiCORE IP 产品指南(PG150) 包含设计和管脚分配指南。请确保遵循这些指南中的走线长度匹配建议进行操作，验证使用的终端是否准确，并在完成 IP I/O 分配后通过运行 DRC 来确认管脚分配。如需获取有关存储器接口信号终止和布线指南的更多信息，请参阅 UltraScale 架构 PCB 设计用户指南(UG583)。