完成每个步骤后评估设计 WNS - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

完成每次综合和每个实现步骤后,必须对设计 WNS 进行评估。如果您使用的是 Tcl 命令行流程,那么完成构建脚本中的每个实现步骤后,只需轻松整合 report_timing_summary 即可。如果您使用的是 Vivado IDE,那么完成每个步骤后可使用简单的 tcl.post 脚本来运行 report_timing_summary。在这两种情况下,发现 WNS 明显下降时,必须分析该步骤前最近的检查点。

除了完成每个实现步骤后对整个设计的时序进行评估外,还可针对各路径采用更有针对性的方法来评估流程中每个步骤对于时序的影响。例如,完成最优化步骤后时序路径的估算信号线延迟可能与布局后该路径的估算信号线延迟存在明显差异。完成每个步骤后对关键路径的时序进行比较是突显关键路径时序偏离收敛的有效方法。