定义时钟组和 CDC 约束 - 2023.2 简体中文

默认情况下，Vivado IDE 用于对设计中所有时钟之间的路径进行时序约束。您可使用以下约束来修改此默认行为：

set_clock_groups

禁用您识别的时钟组之间的时序分析，但不禁用同一个组中的时钟之间的时序分析。

set_false_path

仅禁用由 -from 和 -to 选项所指定的方向上的时钟之间的时序分析。

在某些情况下，您可能想要对时钟域交汇 (CDC) 的一条或多条路径使用以下约束来限制时延或总线偏差：

set_max_delay -datapath_only

对异步 CDC 路径设置最大延迟约束，以限制时延。

注释： 如果在时钟组之间或者相同 CDC 路径上已存在时钟组或伪路径约束，那么将忽略最大延迟约束。因此，重要的是完整复查所有时钟对之间的每条路径，然后再逐一选择 CDC 时序约束，以避免约束冲突。

建议： AMD 还建议运行 report_methodology 以确认何时 set_clock_groups 或 set_false_path 约束将覆盖 set_max_delay -datapath_only 约束。

set_bus_skew

使用总线偏差代替时延来约束异步 CDC 路径之间的一组信号。

提示： 您还可通过 Vivado IDE 来设置总线偏差约束。在Timing Constraints（时序约束）窗口中，展开Assertions（断言），然后双击Set Bus Skew（设置总线偏差）。