输入延迟定义为与器件接口处的时钟相关的延迟。除非已在参考时钟的源管脚上指定 set_clock_latency，否则输入延迟对应于从发送沿到时钟走线、外部器件和数据走线的绝对时间。如果已单独指定时钟时延，即可忽略时钟走线延迟。
图 1. 输入延迟计算
两类分析的输入延迟数值：
Input Delay(max) = Tco(max) + Ddata(max) + Dclock_to_ExtDev(max) - Dclock_to_FPGA(min)
Input Delay(min) = Tco(min) + Ddata(min) + Dclock_to_ExtDev(min) - Dclock_to_FPGA(max)下图显示了建立时间（最大值）和保持时间（最小值）分析的输入延迟约束的简单示例，其中假定已在 CLK 端口上定义 sysClk 时钟：
set_input_delay -max -clock sysClk 5.4 [get_ports DIN]
set_input_delay -min -clock sysClk 2.1 [get_ports DIN]图 2. 解读最小和最大输入延迟
输入延迟为负表示数据到达器件接口的时间早于发送时钟沿。