布局前后 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

布局后,除使用较消极的延迟的长距离和中高扇出信号线外,估算的信号线延迟接近于可能的最佳路径。此外,此时信号线延迟中并未计入拥塞或保持时间修复影响,这导致时序结果较为乐观。

时钟偏差估算结果准确,可用于复查不平衡的时钟树对时序裕量的影响。可通过运行最小延迟分析来估算保持时间修复。slice、块 RAM 或 DSP 之间存在严重的保持时间违例(WHS 不小于 -0.500 ns)时,需要加以修复。可接受较轻微的违例,此类违例可能由其他布线器修复。

注释: 往来专用块(如 PCIe® 块)的路径的保持时间估算结果可能大于 -0.500 ns,并由其他布线器自动修复。对于上述状况,布线后请检查 report_timing_summary 以验证是否已修复所有对应的保持时间违例。