布局规划注意事项 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

布局规划支持您引导工具完成高层次层级布局或详细布局。这样即可改进 QoR 并提供可预测性更高的结果。您可修复最严重的问题或者最常见的问题来最大程度改进结果。例如,如果存在离群路径并且这些路径的裕量明显极差或者具有高层次的逻辑,首先请通过 Pblock 将这些路径分组到同一个器件区域内以便对其进行修复。将布局规划局限于设计上需要额外用户干预的部分,而不是对整个设计进行布局规划。

将连接到 I/O 的逻辑布局于此 I/O 周围有时收效显著,具体表现在可通过多次编译提升可预测性。总之,最好将 Pblock 的大小保持在单一时钟区域内。这样可为布局器提供最大限度的灵活性。请避免重叠 Pblock,否则可能导致这些共享区域更加拥塞。如果 2 个 Pblock 之间存在大量连接信号,请考虑将其合并为单个 Pblock。请最大限度减少跨 Pblock 的信号线数量。

提示: 升级到更高版本的 Vivado Design Suite 时,请首先尝试在不含 Pblock 或仅含最少量 Pblock(例如,仅含 SLR 级 Pblock)的情况下进行编译,以查看是否存在任何时序收敛困难。原先有助于提升 QoR 的 Pblock 可能会阻止布局和布线在新版本工具中寻找可能的最佳实现。

针对 SSI 技术器件,您还可以考虑使用 SLR Pblock 或软核布局规划约束 (USER_SLR_ASSIGNMENT)。