平衡时延 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

要通过添加流水线阶段来平衡时延,请将此阶段添加到控制路径中,而不是数据路径中。数据路径包含更宽的总线,这可增加所使用的触发器和寄存器资源的数量。

例如,如果有一条 128 位数据路径、2 个寄存器阶段并且需要 5 个时延周期,插入 3 个寄存器阶段会导致额外产生 3 x 128 = 384 个触发器。或者,您可以使用寄存器来控制启用数据路径的逻辑。使用 5 个阶段的单比特寄存器可分别控制数据路径触发器的使能信号和多周期路径时序例外。

注释: 此示例仅适用于某些设计。例如,如果在中间数据路径触发器中存在扇出,那么仅采用 2 个阶段是无效的。