应用技巧提升 7 系列器件的偏差 - 2023.2 简体中文

虽然 7 系列和 UltraScale 架构的时钟架构方面存在差异，但有些常规时钟注意事项对这 2 个系列都适用：

• 不得在量产 7 系列设计中使用 CLOCK_DEDICATED_ROUTE=FALSE 约束。CLOCK_DEDICATED_ROUTE=FALSE 只能用作为时钟故障的临时变通方法，并且只能用于生成已实现的设计，以查看要调试的时钟拓扑。采用互连结构布线的时钟路径时钟偏差可能较高，并且可能受开关噪声的影响，从而导致性能欠佳或设计无法正常运作。如下图所示，右侧采用专用时钟布线，而左侧的时钟则禁用专用布线。
  图 1. 互连结构时钟布线与专用时钟布线的比较
  
  
• 不允许区域时钟缓冲器 (BUFR/BUFIO/BUFH) 在多个时钟区域中驱动逻辑，因为这将导致每个区域中的时钟树分支之间的偏差过高。删除不适当的 LOC 或 Pblock 约束即可解决此问题。