指定时序例外 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

时序例外用于修改对特定路径执行时序分析的方式。默认情况下,时序引擎假定所有路径都应通过单一建立时间分析周期要求来完成时序约束,以便覆盖大部分消极的时钟设置场景。对于某些路径,并非如此。以下提供一些示例:

  • 由于时钟间缺乏固定的相位关系,导致无法安全完成异步 CDC 路径的时序约束。此类状况应予以忽略(时钟组,伪路径),或者只需设置数据路径延迟约束(仅最大延迟数据路径)即可
  • 时序单元发送沿和捕获沿并非在每个时钟周期内都处于活动状态,因此可相应降低路径要求(多周期路径)
  • 路径延迟要求需收紧,以增加硬件中的设计裕度(最大延迟)
  • 通过组合单元的路径为静态路径,无需时序约束(伪路径,案例分析)
  • 应仅限对多路复用器驱动的特定时钟执行分析(案例分析)。

无论在任何情况下,都必须谨慎使用时序例外,并且不得为了隐藏实际时序问题而添加例外。