控制集是控制信号（置位/复位信号、时钟使能信号和时钟信号）的组合，用于驱动任意给定 SRL、LUTRAM 或寄存器。对于控制信号的任意独特组合，都会组成 1 个独立控制集。由于 7 系列 slice 中的寄存器全部共享公用控制信号，导致只能将含公用控制集的寄存器封装到相同 slice 中，因此该功能十分重要。例如，如果具有给定控制集的寄存器仅具有 1 个寄存器作为负载，那么其占据的 slice 中的另 7 个寄存器将变为不可用。
如果设计所含独立控制集过多，可能导致资源浪费过多并且布局选项减少，从而导致功耗上升且可实现的时钟频率降低。设计所含控制集越少，则布局选项更多且灵活性更高，并且通常可以得到更好的结果。
在 AMD UltraScale™ 器件中，CLB 中的控制集映射更为灵活。未驱动的复位不包含在控制集中，因为在 slice 内局部生成锁定。但是，最好对独立控制集数量加以限制从而最大限度提升逻辑组布局的灵活性。