数据路径延迟和逻辑层次 - 2023.2 简体中文

通常，路径中 LUT 和其他原语的数量是导致延迟的最重要的因素。因为在不同器件中报告的 LUT 延迟不同，所以必须考量单独限定单元延迟与布线延迟范围。

如果造成路径延迟主要是因为：

• 在 7 系列器件中，单元延迟 >25%，在 UltraScale 器件中，单元延迟 >50%。

  是否可通过修改路径以将其缩短或者使用更快的逻辑单元？请参阅 减少逻辑延迟。

• 在 7 系列器件中，布线延迟 >75%，在 UltraScale 器件中，布线延迟 >50%。

  路径是否受到保持时间修复的影响？您可通过运行 report_design_analysis -show_all 并检查Hold Detour（保持时间绕行）来确定答案。使用对应的分析技巧。

  • 是 - 受影响的信号线是否处于 CDC 路径中？
    • 是 - CDC 路径是否缺少约束？
    • 否 - 经过保持时间修复的路径的起点和端点是否使用平衡的时钟树？查看偏差值。
  • 否 - 请参阅以下拥塞相关信息。

  此路径是否受到拥塞影响？查看每个信号线的延迟和扇出，并观察启用布线详细信息的“Device”视图中的布线（仅限布线后分析）。您还可开启拥塞指标来查看路径位于拥塞区域内部还是附近。使用以下分析步骤进行快速评估或参阅 降低因拥塞导致的信号线延迟，以便开展综合分析。

  • 是 - 对于具有最高延迟值的信号线，扇出是否比较低 (<10)？
    • 是 - 如果布线看似处于最优化状态（直线），但驱动与负载相去较远，那么拥塞原因是布局处于次优状态。请参阅 解决拥塞，以确定最佳解决方法。
    • 否 - 尝试使用物理逻辑最优化来复制信号线驱动。复制后，每个驱动均可自动布局在靠近其负载的位置，这将减少总体数据路径延迟。请参阅 最优化高扇出信号线 以获取更多详细信息，并了解有关替代方法的信息。
  • 否 - 设计散布范围太广。请尝试通过以下方法来改进布局：
    • 减少控制集
    • 调节编译流程
    • 布局规划注意事项