下表中所示 DRC 着重介绍了因增加实现工具压力而导致时序收敛无法实现或出现不一致的设计和时序约束组合。这些 DRC 通常与如下因素有关：缺少时钟域交汇 (CDC) 约束、不适当的时钟树或因逻辑复制导致时序例外覆盖范围不一致。这些问题必须以最高的优先级来处理。
重要： 请仔细验证严重性为“Critical Warning”（严重警告）的时序检查。
如需了解有关时序方法检查的更多信息，请访问此链接以参阅 Vivado Design Suite 用户指南：设计分析与收敛技巧(UG906) 中的相应内容。
| 检查 | 严重性 | 描述 |
|---|---|---|
| TIMING-6 | Critical Warning | 在相关时钟之间不存在公用时钟 |
| TIMING-7 | Critical Warning | 在相关时钟之间不存在公共节点 |
| TIMING-8 | Critical Warning | 在相关时钟之间不存在公共周期 |
| TIMING-14 | Critical Warning | 时钟树上的 LUT |
| TIMING-15 | Warning | 时钟间路径上的严重保持时间违例 |
| TIMING-16 | Warning | 严重建立时间违例 |
| TIMING-30 | Warning | 生成时钟所选主源管脚欠佳 |
| TIMING-31 | Critical Warning | 相移时钟间的多周期路径不合适 |
| TIMING-32、TIMING-33、TIMING-34、TIMING-37、TIMING-38 和 TIMING-39 | Warning | 非建议的总线偏差约束 |
| TIMING-36 | Critical Warning | 针对生成时钟缺少主时钟沿传输 |
| TIMING-42 | Warning | 时钟传输受阻于路径分段 |
| TIMING-44 TIMING-45 |
Warning | 用户时钟内部和时钟间的不确定性不合理 |
| TIMING-48 | Advisory | 在锁存器输入上存在“仅最大延迟数据路径”约束 |
| TIMING-49 | Critical Warning | 来自并行 BUFGCE_DIV 的不安全的使能或复位拓扑结构 |
| TIMING-50 | Warning | 同级锁存器之间的路径要求不现实 |
| TIMING-56 | Warning | 缺少按逻辑或物理方式排除的时钟组约束 |
| XDCB-3 | Warning | 在同一条 set_clock_groups 命令中，多个组中提及同一个时钟 |
| XDCH-1 | Warning | 多周期路径约束中缺少保持时间选项 |
| XDCV-1 | Warning | 由于缺少复制中使用的原始对象，导致约束覆盖范围不完整 |
| XDCV-2 | Warning | 由于缺少复制对象，导致约束覆盖范围不完整 |