下表所示 DRC 通常不会标记影响时序收敛难度的问题。而是改为标记因非建议的约束导致的时序分析准确性问题。即使建立和保持时序裕量为正，硬件仍可能无法在所有工作条件下正常工作。大多数检查都涉及：设计边界上未定义的时钟、具有意外波形的时钟、缺少时序要求或不适当的 CDC 电路。对于此处最后一个类别，请使用 report_cdc 命令执行更全面的综合信息。
重要： 请仔细验证严重性为“Critical Warning”（严重警告）的时序检查。
| 检查 | 严重性 | 描述 |
|---|---|---|
| TIMING-1、TIMING-2、TIMING-3、TIMING-4 和 TIMING-27 | Critical Warning | 非建议的时钟源点定义 |
| TIMING-5、TIMING-25 和 TIMING-19 | Critical Warning | 意外的时钟波形 |
| TIMING-9 和 TIMING-10 | Warning | 未知或不完整的 CDC 电路 |
| TIMING-11 | Warning | 不适当的 set_max_delay -datapath_only 命令 |
| TIMING-12 | Warning | 已禁用“时钟再收敛消极因素移除” |
| TIMING-13 和 TIMING-23 | Warning | 由于路径中断导致的不完整时序分析 |
| TIMING-17 | Critical Warning | 未设置时钟的时序单元 |
| TIMING-18、TIMING-20 和 TIMING-26 | Warning | 缺少时钟或输入/输出延迟约束 |
| TIMING-21 和 TIMING-22 | Warning | MMCM 补偿的问题 |
| TIMING-24 | Warning | 已改写 set_max_delay
-datapath_only 命令 |
| TIMING-29 | Warning | 多周期路径对不一致 |
| TIMING-35 | Critical Warning | 在具有相同时钟的路径中不存在公共节点 |
| TIMING-40 和 TIMING-43 | Warning | 时钟拓扑或要求不适当 |
| TIMING-41 | Warning | 内部管脚上定义的传递时钟无效 |
| TIMING-46 | Warning | 多周期路径含绑定 CE 管脚 |
| TIMING-47 | Warning | 同步时钟之间存在伪路径或异步时钟组 |
| TIMING-51 | Critical Warning | 来自并行 MMCM 或 PLL 的相关时钟之间无公用相位 |
| TIMING-52 | Critical Warning | 来自扩展频谱 MMCM 的相关时钟之间无公用相位 |
| TIMING-54 | Critical Warning | 时钟间存在如下约束：限定范围的伪路径、时钟组或仅最大延迟数据路径约束 |
| TIMING-55 | Critical Warning | 多个时钟到达同一个 CMB 去歪斜管脚 |
| TIMING-56 | Warning | 缺少按逻辑或物理方式排除的时钟组约束 |
| TIMING-57 | Warning | 不受支持的配置，其中包含 PHASESHIFT_MODE 和数字去歪斜 |