时序例外优先级规则 - 2023.2 简体中文

时序例外需遵循严格的优先级规则。最重要的规则包括：

• 约束越具体，优先级越高。例如：

  set_max_delay -from [get_clocks clkA] -to [get_pins inst0/D] 12
  set_max_delay -from [get_clocks clkA] -to [get_clocks clkB] 10

  第一项 set_max_delay 约束优先级更高，因为 -to 选项使用管脚，这比时钟更为具体。
• 例外优先级如下所示：
  1. set_false_path
  2. set_max_delay 或 set_min_delay
  3. set_multicycle_path

set_clock_groups 命令不视为时序例外，即使它等同于 2 个时钟之间的 2 条 set_false_path 命令也是如此。它的优先级高于时序例外。

set_case_analysis 命令和 set_disable_timing 命令用于禁用特定设计部分上的时序分析。其优先级高于时序例外。

如需了解有关 XDC 优先级的详细信息，请访问此链接以参阅 Vivado Design Suite 用户指南：使用约束(UG903) 中的相应内容。