时序例外准则 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

请尽量限制使用的时序例外的数量,并使时序例外尽可能保持简单。否则,您将面临下面两大挑战:

  • 如果过多使用例外,实现编译时间将显著增加,当这些例外与大量网表对象相关联时尤其如此。
  • 当多个例外覆盖相同路径时,约束调试会变得极为复杂。
  • 对信号施加约束会阻碍该信号的最优化。因此无论是包含非必要的例外还是在例外命令中包含非必要的点,都会妨碍信号最优化。

以下是可能会对运行时间产生不利影响的时序例外示例:

set_false_path -from [get_ports din] -to [all_registers]
  • 如果 din 端口没有输入延迟,那么它将不受约束。因此无需添加伪路径。
  • 如果 din 端口仅供给时序元件,那么无需对时序单元显式指定伪路径。按如下方法编写此约束更有效:
    set_false_path -from [get_ports din]
  • 如果需要伪路径,但从 din 端口到设计中的任意时序单元之间仅存在几条路径,那么约束可以更明确(all_registers 可能会返回数千个单元,这取决于设计中使用的寄存器数量):
    set_false_path -from [get_ports din] -to [get_cells blockA/config_reg[*]]