时序收敛 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

时序收敛是指设计满足所有的时序要求。针对综合采用正确的 HDL 和约束条件就能更易于实现时序收敛。通过选择更合适的 HDL、约束和综合选项,经过多个综合阶段进行迭代同样至关重要,如下图所示。

图 1. 实现快速收敛的设计方法论

要成功完成时序收敛,请遵循下列常规准则进行操作:

  • 最初不能满足时序要求时,请在整个流程中评估时序。
  • 集中精力解决每个时钟的最差负时序裕量 (WNS) 是改进总体时序负裕量 (TNS) 的主要途径。
  • 复查严重的最差保持时序裕量 (WHS) 违例 (<-1 ns) 以识别遗漏或不恰当的约束。
  • 重新评估设计选择、约束和目标架构之间的利弊取舍。
  • 了解如何使用工具选项和赛灵思设计约束 (XDC)。
  • 请注意,满足时序要求后,工具就不会再尝试进一步改进时序(额外裕度)。

以下章节提供的建议可用于使用方法论设计规则检查 (DRC) 根据基线设定来复查时序约束的完整性和正确性、识别时序违例的根本原因并使用常用技巧来解决违例。

注释: 综合后的时序结果使用估算的信号线延迟,而非实际的布线延迟。要获取最终时序结果,请运行实现,然后检查“Report Timing Summary”(时序汇总报告)。