在查看时序结果是否存在违例之前，应确保设计中的每个同步端点都已正确约束。
运行 check_timing 可识别未约束的路径。此命令可单独运行，但也可随 report_timing_summary 一起运行。此外，report_timing_summary 还包含“Unconstrained Paths”（未约束的路径）部分，其中已定义的源或目标时序时钟会列出不含时序要求的 N 条逻辑路径。N 由 -max_path 选项控制。
对设计实现完全约束后，请运行 report_methodology 命令并复查 TIMING 和 XDC 检查，以识别非最优化约束，此类约束可能导致时序分析不完全准确，并导致硬件中时序裕度 (timing margin) 发生变化。要识别并纠正不现实的目标时钟频率或者建立路径要求，请使用 report_qor_assessment 命令。
重要： 要解决缺失的约束或不完整的约束，请使用“Timing Constraints”Wizard（时序约束向导），或者请参阅
Vivado Design Suite 用户指南：使用约束(UG903)。