相同时钟源上定义的重叠时钟 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

在相同网表对象上使用 create_clock -add 命令定义两个时钟,并表示单一应用的多种模式时,会出现此情况。在此情况下,可在两个时钟之间安全应用时钟组约束。例如:

create_clock -name clk_mode0 -period 10 [get_ports clkin]
create_clock -name clk_mode1 -period 13.334 -add [get_ports clkin]
set_clock_groups -physically_exclusive -group clk_mode0 -group clk_mode1

如果 clk_mode0clk_mode1 时钟生成其他时钟,那么还需对其生成时钟应用相同的约束,操作方式如下所述:

set_clock_groups -physically_exclusive \
-group [get_clocks -include_generated_clock clk_mode0] \
-group [get_clocks -include_generated_clock clk_mode1]