确定必须创建哪些时钟 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

首先将综合后的网表或检查点加载到 Vivado IDE 中。在 Tcl 控制台中,使用 reset_timing 命令确保移除所有时序约束。

使用 report_clock_networks Tcl 命令创建设计中必须定义的所有基准时钟列表。生成的时钟网络列表会显示应创建的时钟约束。使用Timing Constraints Editor(时序约束编辑器)为每个时钟指定相应的参数。