示例 2 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

在馈通端口之间使用最小延迟与最大延迟约束组合。示例:

set_max_delay -from [get_ports din] -to [get_ports dout] 10
set_min_delay -from [get_ports din] -to [get_ports dout] 2

这是同时约束路径上的最小延迟和最大延迟的简单方法。时序分析期间将同时使用相同端口上的所有现有输入和输出延迟约束。因此,这种方法并不常用。

最大延迟通常针对“Slow Timing Corner”(慢速时序角点)进行最优化和报告,而最小延迟则发生在“Fast Timing Corner”(快速时序角点)中。最好对馈通路径延迟约束运行几次迭代,以确认其合理性并确保实现工具可满足这些约束要求,当布局的端口间距离相去较远时尤其如此。