约束专属时钟组 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

您可使用常规时序或时钟网络报告来检查时钟路径,并识别如下情况:在相同时钟树上传输 2 个时钟,以及在时序路径中同时使用 2 个时钟(在该时序路径中,起点和端点时钟管脚连接到相同时钟树)。此分析任务相当耗时。您可改为查看“检查时序”报告的 multiple_clock 部分。该部分会返回包含时钟管脚及其相关时序时钟的列表。

根据时钟树拓扑结构,您必须应用以下段落中所述的不同约束。