为 SLR 边界交汇设计高性能寄存器间连接时,必须在 HDL 代码中描述相应的流水线,并在综合阶段对其进行控制。这样可避免在必须跨 SLR 边界的逻辑路径中发生移位寄存器 LUT (SRL) 推断和其他最优化行为。以此方式修改代码并适当使用 Pblock 即可定义发生 SLR 边界交汇的位置。
为 SLR 边界交汇设计高性能寄存器间连接时,必须在 HDL 代码中描述相应的流水线,并在综合阶段对其进行控制。这样可避免在必须跨 SLR 边界的逻辑路径中发生移位寄存器 LUT (SRL) 推断和其他最优化行为。以此方式修改代码并适当使用 Pblock 即可定义发生 SLR 边界交汇的位置。