设计收敛 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

设计收敛包括满足所有系统性能、时序和功耗要求,并成功确认硬件中的功能。在设计收敛阶段,您可开始通过实现工具运行设计,因此首先需要考量的就是时序和功耗注意事项。

在此设计收敛阶段,估算设计使用率、时序和功耗可以得到准确性更高的结果。这样即可为您提供机会来重新确认时序和功耗目标是可达成的。为确认设计能够满足其要求,AMD 建议制定时序基线和功耗基线。时序基线侧重于在定义准确的时序约束之后,评估时序路径。功耗基线则需要为 AMD Vivado™ 提供正确的翻转信息,以便确定准确的动态功耗信息。

鉴于功耗要求分析与时序要求分析需结合使用,只要其中任一方出现重大偏差,那么为了解决其问题所采取的措施就会对另一方产生重大影响。例如:

  • 为了满足诸如按比例缩减功能之类的功耗预算,就可能需要采取非常极端措施。由于器件拥塞减少,因而将显著简化时序收敛。
  • 添加逻辑以减少开关时,可能涉及较为极端的措施。这可能增加时序收敛的难度,尤其是在裸片的拥塞区域内。

虽然有许多节省功耗的项目并不会影响时序收敛,但其他项目则可能导致时序收敛难度增大。运用必要的节省功耗技巧有助于您了解时序收敛任务的真正量级。

当您基于基线开始迭代后,应在改善时序时复检功耗数值。这样可以确保您了解哪些更改导致倒退。通常,建议您尽早开启整套功耗节省功能,然后对导致出现时序问题的个别项进行缩减,这样有助于达成适当的平衡,从而满足设计收敛目标。

在设计收敛实现阶段尽早联动开展功耗分析和时序分析将能够节省工程设计时间,实现更准确的工程规划。此外,这样即可留出更多时间用于探索各种工程设计解决方案,不至于在设计周期后期才发现更合适的解决方案。

提示: 如需了解有关本章中提及的各项报告的更多信息,请参阅 Vivado Design Suite 用户指南:设计分析与收敛技巧(UG906)
提示: 请参阅 UltraFast 设计方法时序收敛快捷参考指南(UG1292),简略了解本章中所描述技巧,包括运行初始设计检查、设定设计基线以及解决时序违例。