Virtex UltraScale+ HBM 器件中跨 SLR 的流水线注意事项与其他 UltraScale 和 Virtex UltraScale+ SSI 技术器件相同。
从 SLR2 中的互连结构逻辑到 SLR0 中的 HBM AXI 接口的路径通常需要经历不少于 5 个流水线阶段才能满足时序。精心完成的 Virtex UltraScale+ HBM 器件设计规划可以消除对于额外增加流水线阶段的需求并减少布线拥塞。下图显示了从 SLR2 到 HBM 接口的跨 SLR 示例。
建议：
AMD 建议将来自 SLR2 和 SLR1 的路径与其相应的 HBM AXI 接口保持垂直对齐，以避免对角穿过器件。
提示： 使用自动流水打拍（例如，AXI Register Slice IP）可确保 HBM 接口与任意 450 MHz 的 SLR 之间实现时序收敛。
图 1.
HBM 次优设计规划（左）对比最优设计规划（右）
