您可对以下类型的工程执行 I/O 管脚分配：
- I/O 管脚分配工程
- I/O 管脚分配工程作为简单的起点，支持您指定选定 I/O 约束，并从已定义的管脚生成顶层 RTL 文件。
- RTL 工程
- RTL 工程允许综合和实现，支持更全面的设计规则检查 (DRC)。RTL 工程还允许生成 IP 核，这对于存储器接口管脚分配规划以及使用 GT 的任意核都至关重要。
提示： 您还可先使用 I/O 管脚分配工程，稍后再移植到 RTL 工程。
您可以在综合后网表上运行更全面的 DRC。设计实现与比特流生成后也同样如此。因此，AMD 建议使用包含时钟组件和部分基本逻辑的骨架设计来实践 DRC。这有助于确保开发板的管脚定义后续不会引发任何问题。
推荐的验收流程为：运行 RTL 工程直至比特流生成环节，以实践全部 DRC。但是，并非所有设计周期都有足够时间用于完成此流程。通常必须先定义 I/O 配置，然后再实现可综合的 RTL。虽然 Vivado 工具支持 RTL 前 I/O 管脚分配，但只能执行基本级别的 DRC。或者，您可使用含 I/O 标准和管脚分配的虚拟顶层设计来帮助执行 bank 分配规则相关的 DRC。