- 避免使用 MMCM 或 PLL 来执行 BUFG_GT 时钟的简单分频。BUFG_GT 单元能够对输入时钟进行分频。下图显示了如何节省 MMCM 资源，并为源自 GTHE3_CHANNEL 单元的 2 个时钟实现平衡的时钟树。
图 1. 使用 UltraScale BUFG_GT 实现平衡的时钟树
- 在关键同步时钟的驱动信号线上使用 CLOCK_DELAY_GROUP 以便在布局和布线期间强制执行 CLOCK_ROOT 及布线匹配。时钟缓冲器必须由相同的单元驱动才能实现该约束。 注释：
report_qor_suggestionsTcl 命令可自动应用这种最优化技巧。 - 如果时序路径难以满足时序约束，并且偏差大于预期，则表明时序路径可能跨 SLR 或 I/O 列。发生这种情况时，可将诸如 Pblock 等物理约束用于迫使源和目标进入同一个 SLR 或防止发生跨 I/O 列的现象。
- 处理高速同步时钟域跨时序路径现象时，将时钟修改块（例如，MMCM/PLL）的位置约束到时钟负载中心即可帮助满足时序约束要求。减少时钟网络延迟可减少时钟域交汇路径上的时序消极因素。
- 验证是否使用全局时钟资源对具有 CLOCK_DEDICATED_ROUTE = FALSE 约束的时钟信号线进行布线。使用 ANY_CMT_COLUMN 代替 FALSE 来确保仅使用专用时钟资源对具有布线豁免的时钟信号线进行布线。如果采用互连结构对时钟信号线与进行布线，请确认解决此情况所需的设计更改或时钟布局约束，并使实现工具改为使用全局时钟资源。采用互连结构布线的时钟路径时钟偏差可能较高，或者可能受开关噪声的影响，从而导致性能欠佳或设计无法正常运作。