降低因拥塞导致的信号线延迟 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

如果关键路径布局在拥塞区域内部或附近,或者如果器件使用率过高并且已布局的设计几乎无法布线,那么器件拥塞可能导致难以实现时序收敛。大多数情况下,拥塞将显著增加布线器运行时间。如果路径显示已布线的延迟高于预期,请分析设计拥塞并识别缓解拥塞的最佳方法。