大部分时序违例都发生在内部路径上。首次基线设定迭代期间无需 I/O 约束，对于其中发送或捕获寄存器位于 I/O bank 内的 I/O 时序路径尤其如此。当设计和其他约束稳定并且接近满足时序后，即可添加 I/O 时序约束。
提示： 您可使用
config_timing_analysis -ignore_io_paths yes Tcl 命令在实现期间以及在使用时序信息的所有报告中忽略所有 I/O 路径上的时序。您必须在存储器中打开设计之前或者打开后立即手动输入此命令。根据 RTL 设计师的建议，时序例外必须加以限制并且不得用于隐藏实际的时序问题。在此之前，必须复查并最终确定时钟之间的伪路径或时钟组。
IP 约束必须完整保留。如果 IP 时序约束缺失，那么已知的伪路径可能报告为时序违例。