对于 AMD 器件，掉电顺序与上电顺序同样重要。AMD 器件以错误方法掉电可能导致存储器损坏、I/O 通信停滞以及出现意外的器件行为。除非 PDM 中另有声明，否则 Versal 器件的掉电顺序与上电顺序相反。按顺序将每一条电源轨掉电时，掉电顺序中前一条电源轨必须达到其目标值的 5% 之后，按顺序的后一条电源轨才能开始缓降。必须采用单调缓降且无平稳状态，每条电源轨都应在 0.2 ms 到 40 ms 内完成掉电。掉电顺序不需要 POR_B 信号。如果系统中没有掉电功能，那么只要系统当前不写入存储器也不通过 I/O 通信，就可以接受所有电源轨同时掉电。
图 1. 掉电顺序示例
来自 VRM 和 PDN 的输出电容可能影响电源轨的掉电时序。如有大量电容，电容可能需较长时间才能耗尽其电荷。可向输出添加泄放电阻器来缩短电容放电时间。此外还有集成泄放电阻器的电压调节器，这类调节器在 IC 内使用内部场效应晶体管 (FET) 并在器件掉电时激活这些 FET。